日本芯片业，竞逐1nm

发布时间：2024-12-15 15:29

（原标题：日本芯片业，竞逐1nm）

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日本领先的半导体材料制造商正在采取战略举措，开发1纳米芯片生产的关键部件，将自己定位于下一代半导体技术的前沿。

大日本印刷公司 (DNP) 在开发 1 纳米级半导体光掩模方面取得了重要里程碑，并已开始向设备制造商分发样品，目标是在 2030 年后实现量产。该公司的突破来自与比利时微电子研究机构 Imec 的战略合作，专注于高数值孔径极紫外 (EUV) 曝光设备的光掩模开发。

通过实施先进的电子束光刻技术和材料优化，DNP成功建立了最佳制造工艺。

该公司的路线图包括到 2027 财年启动 2 纳米光掩模的量产，与国内芯片制造商 Rapidus 的 2 纳米芯片生产时间表保持一致。DNP 预测，到 2027 年，全球外部光掩模市场将扩大 40%，达到 26.7 亿美元。

另一家日本主要材料制造商凸版印刷（Toppan）已于 2023 年开始向 IBM 供应 2 纳米光掩模，并计划在 2026 财年开始量产。该公司已与 Imec 和 IBM 建立了战略合作伙伴关系，共同探索光掩模技术的高级应用。

富士胶片通过推进 1 纳米芯片生产所必需的光刻胶材料，为生态系统做出了贡献，并已承诺投资 130 亿日元建设新的研发中心。为支持这些私营部门的举措，日本教育部已拨款 40 亿日元用于 2025 年的下一代半导体研发。

DNP 的2 nm 及以上的光掩膜

大日本印刷 (DNP) 于 2024 年 12 月 12 日宣布，已成功解决了 2nm 及以后代工艺中逻辑半导体光掩模所需的精细图案，并与 EUV（极紫外）光刻兼容。

此外，DNP还完成了与高数值孔径（NA）兼容的光掩模的基本评估，这些光掩模正在考虑应用于从2nm一代开始的下一代半导体，并将其提供给半导体开发联盟、制造设备制造商、材料制造商。该公司还宣布已开始提供光掩模进行评估。

近年来，针对尖端逻辑半导体，使用EUV光源的EUV光刻的量产不断取得进展。DNP于2023年完成了3nm一代EUV光刻的光掩模制造工艺的开发，并于2024年3月宣布开始全面开发2nm一代逻辑半导体的光掩模制造工艺。作为Rapidus参与的新能源产业技术综合开发机构（NEDO）的分包商，我们将生产用于尖端逻辑半导体开发的光掩模。与流程和保证相关的技术。

此次，DNP成功将2nm及以后代逻辑半导体光掩模所需的精细图案解析为EUV光刻用光掩模，旨在实现先进半导体制造。为了实现2nm及以后代EUV光刻的光掩模，需要比3nm代小20%以上的图案，并且形状不限于典型的线性或矩形图案，也正在变得越来越小。这需要能够在同一掩模上解析所有精细图案（包括弯曲图案）的技术。针对这些挑战，DNP通过在既定的3nm代制造工艺的基础上进行反复改进，已经达到了2nm代及以后代所需的图案分辨率。

此外，我们还完成了与High NA兼容的EUV光掩模的基本评估，这些光掩模正在考虑用于从2nm一代开始的下一代半导体，并已开始提供样品掩模。用于高NA-EUV光刻的光掩模比常规EUV光刻需要更高的精度和更精细的加工，但DNP创建了与常规EUV光刻的光掩模不同的制造工艺流程，并在此基础上进行了优化。

DNP 将继续建立可提高制造良率的生产技术，并计划于 2027 财年开始为 2nm 代逻辑半导体提供量产光掩模。此外，我们将与imec合作，继续开发光掩模制造技术，着眼于1nm一代。“我们将与国际半导体行业的各个合作伙伴合作促进发展，为日本半导体行业的发展做出贡献。”

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